メンター・グラフィックス・コーポレーション（本社: 米国オレゴン州、以下メンター・グラフィックス）は、IPをチップレベルで統合するためのツールであるTessent® IJTAGが、ASSET InterTech, Inc.（以下ASSET）の組み込み装置向けScanWorksプラットフォームとの間に完全な相互運用性を確保したことを発表しました。ASSETのScanWorksには、チップレベル、回路基板レベル、システムレベルのIJTAG（IEEE P1687）ツールなどが含まれています。業界を牽引するこれらの機能を組み合わせることによって、チップレベルからシステムレベルを網羅する包括的な自動IJTAG IP統合ソリューションが実現され、ユーザがチップレベルのリソースをプリント基板（PCB）レベルやシステムレベルで簡単に活用できるようになります。両製品の相互運用性は、ボードデバッグシステム、検証システム、およびテストシステムからの、またはシステムソフトウェアの領域における、セルフテスト機能や不良診断機能などのIJTAG準拠チップIPへのシームレスなアクセスを可能にしました。

「SoC設計者やPCB設計者、あるいはシステムレベル製造エンジニアがIJTAG規格を効果的に活用するには、半導体IPやEDAツールプロバイダ、さらにASSETなどのような、ハードウェアとソフトウェアの協調デバッグや検証、テストツールのプロバイダで構成されるエコシステムによるサポートが不可欠です。ASSETは、メンター・グラフィックスと協力し、IC設計環境からSoC、PCBデバッグ、検証、テスト段階へのシームレスなIJTAG準拠フローを提供します。」ASSET、IJTAG Product Manager、Kent Zetterberg氏は、上記のように語っています。

「IJTAG規格への関心が高まっています。ASSETのような大手パートナーとの相互運用性を確立することは、この新技術と規格を採用する顧客にとって非常に大きなメリットとなるでしょう。メンター・グラフィックスとASSETは、今年のITC（International Test Conference）において、PDL（Procedural Description Language）とICL（Instrument Connection Language）の完全な相互運用性を実現した設計フローを紹介します。このフローは、IJTAG規格の準拠に合わせ、今年後半に提供を開始する予定です。」メンター・グラフィックス、Product Marketing Director、Stephen Paterasは、上記のように述べています。

Tessent IJTAGとScanWorksを組み合わせることで、トップレベルインタフェースから、設計のすべてのIPブロックの動作機能と診断機能にアクセスできるようになり、典型的なシステムの数百にのぼるIPブロックを簡単に統合できるようになります。この2つのソリューションの相互運用性は、IJTAG規格のICLおよびPDLに基づいています。

Tessent IJTAGは、サードパーティIPブロックが提供するICLコードやPDLコードを読み込み、IJTAG規格に準拠しているかどうかを検証します。その上で、ロジックネットワークと関連ICLを生成して設計のすべてのIPブロックを統合し、各IPのPDLを処理して統合チップレベルPDLを作成します。その後ScanWorksが、チップのデバッグで使用するチップレベルICLとPDLを読み込み、PDLをボードレベルまたはシステムレベルのインタフェースにリターゲッティングします。