〜インターポーザおよびTSVの物理設計、検証、抽出、熱、テストで、サポートをフル3Dへ拡大〜

メンター・グラフィックス・コーポレーション（本社: 米国オレゴン州、以下メンター・グラフィックス）は、フル3D積層ICのテストに対応するメンター・グラフィックスのソリューションがTaiwan Semiconductor Manufacturing Company Ltd.（本社: 台湾 新竹、以下TSMC）の3D-ICリファレンスフロー向けに認定されたことを発表しました。このフローで、シリコンインターポーザ設計に加えてTSV（貫通ビア）積層ダイ設計がサポートされるようになります。認定されたメンター・グラフィックス製品は、メタル配線とバンプ実装、複数チップの物理検証と接続チェック、チップインタフェースとTSV寄生抽出、熱シミュレーション、包括的なパッケージング前後テストを提供します。

メンター・グラフィックスのTSMC向け3D-ICフローは、IC製品群を通して豊富な強化機能を提供します。Olympus-SoC™配置配線システムは、クロスダイバンプのマッピングとチェック、TSV、マイクロバンプ、バックサイドメタル配線、銅ピラーバンプの実装において、シリコンインターポーザ設計とTSV設計の両方をサポートする3D-IC物理設計コックピットとして機能します。

カスタムICレイアウトツール群であるPyxis™は、TSV設計フローをサポートするSDL（スケマティックドリブンレイアウト）を提供し、直交および45度のRDL（再配線層）の配線を可能にします。Pyxisは、バンプファイルのインポートプロセスの改良など、TSMC 3D-ICフロー向けの機能強化が図られています。

カスタム設計の場合でもデジタル設計の場合でも、Calibre® nmDRC™はIO位置合わせの精度検証などダイ間のDRC（デザインルールチェック）を提供し、Calibre nmLVS™はDEFまたはGDS入力を使用した両面バンプの接続チェックなどLVS（レイアウト対回路図比較チェック）を提供します。また、Calibre xRC™とCalibre xACT™は、DEFあるいはGDS形式で定義された片面バンプや両面バンプ、バックサイド配線の寄生を抽出します。さらに、Calibre xRCとCalibre xACTはTSV間のカップリング抽出にも対応しており、STA（静的タイミング解析）とSPICEシミュレーションを実行し、複数ダイの寄生モデル向けにTSVサブサーキット等価回路を生成します。

テスト分野では、Tessent® MemoryBISTが積層Wide IO DRAMダイのテストをサポートし、Tessent TestKompress®がダイ-スタック間のレベルの圧縮、非圧縮テストパターンの変換を提供します。さらにTessent IJTAGが、IEEE1149.1またはIEEE1500規格のラッパーを使用したダイの3D配線テストをサポートします。

3D-IC設計に内在する熱問題への対応では、FloTHERM®がダイおよび3Dアセンブリのスタティックモデルと過渡熱モデルを提供します。FloTHERMはCalibre RVE™、Calibre DESIGNrev™と統合し、ダイおよびパッケージレベルの温度を可視化します。

「3D-IC分野におけるTSMCとメンター・グラフィックスの深い協力関係が、共通のお客様向けの包括的なソリューションの開発につながりました。メンター・グラフィックスの製品によってフル3D積層ICをカバーできるようになり、お客様は、さまざまな機能を柔軟に選択し、異なる手法へ円滑に移行することが可能になりました。」TSMC、Design Infrastructure Marketing Division、Senior Director、Suk Lee氏は、上記のように語っています。

「TSMCの3D-ICフロー向けにメンター・グラフィックスのツールが認証されたことによって、お客様の既存の開発プロセスを混乱させることなく、物理設計から熱解析、検証、抽出、テストまでの3D-ICフロー全体を包括的にサポートできるようになり、お客様が3D-IC技術を活用する道が開けました。また設計者は、慣れない手法やツールを使用するリスクを回避できるため、性能目標やコスト目標の達成に集中できるようになります。」メンター・グラフィックス、Design-to-Silicon Division、Vice President and General Manager、Joseph Sawickiは、上記のように述べています。