～ASIC/FPGA開発・RTL検証の合理化と品質改善を促進するEDAツールの国内販売開始～

富士ソフト株式会社(本社：神奈川県横浜市、代表取締役　社長執行役員：坂下　智保)は、新たにBlue Pearl Software Inc. (本社：米国カリフォルニア州サンタクララ市、President and CEO：Ellis Smith) と販売店契約を締結し、2016年11月15日(火)より、同社の「Visual Verification Suite」の販売を開始しました。

「Visual Verification Suite」は、Blue Pearl Software社が通信・軍事・航空宇宙などの安全を重視する業界におけるRTL(Register Transfer Level: 論理回路)設計の開発者や管理者向けに提供するEDAツールです。

RTL設計において設計サイズや複雑性が増している中で、検証作業は開発者にとって大きな負担となっていますが、Blue Pearl Software社のソリューションを利用いただくことによって、品質を向上させつつ開発時間を減少させることができます。

本製品はMicrosoft WindowsとLinuxで利用でき、容易な操作性、業界最速のバグ検索、修正の環境を提供しています。

富士ソフトは、今後も組み込み関連企業との協業の強化や拡大でより取扱い製品を充実させ、さらなる組み込みシステム開発の高度化と効率化を進めてまいります。


【Visual Verification Suite概要】
信頼性の高いRTL開発を可能にするASIC、FPGAおよびIP RTLの開発者や管理者向けの総合的EDAツール。

製品構成：
●Analyze RTL™(ACE含)
RTLの詳しい分析と検証により、迅速に問題を特定可能

●Clock Domain Crossing analysis (CDC)
CDC検証※1におけるASIC、FPGA設計の分析機能を提供

●Automatic SDC Generation (SDC)
FSM(finite state machine)※2 および制御挙動解析、フォルスパス連続分析、例外タイミング制約を高速生成

●Management Dashboard
RTL検証過程の確認、およびエラーやワーニングなどのメッセージ数を、グラフィカル・レポートで確認可能


Blue Pearl Software Inc.
http://www.bluepearlsoftware.com/

日本語サイト
https://www.fsi-embedded.jp/product/blue-pearl/rtl/

※1 CDC検証(非同期検証)・・・非同期(異なるクロックで動く回路間)データ転送時に，誤動作などの問題が起きるかチェックすること
※2 FSM(有限ステートマシン)・・・いくつかの状態を持っていて状態によってふるまいが決定され、別の状態へ遷移する仕組み
※ 記載されている会社名および商品名は、各社の登録商標または商標です。