Henderson, USA - 2019年12月17日 – HDL混在言語シミュレーションとFPGAおよびASICのハードウェア・アシステッド・ベリフィケーションのパイオニアであるAldec、Inc.（以下「アルデック」）は、Riviera-PRO ファンクショナルベリフィケーションプラットフォームに最新バージョンのVHDL（2018）およびのUniversal VHDL Verification Methodology（UVVM）2019.09.02リリースを作業する際にさらなるサポートを提供する機能を追加しました。

最新のVHDL standard（たとえばVHDL 1076-2018）による開発の恩恵を得たいユーザーは、Riviera-PRO 2019.10を使用してのVHD-2018の新しいアトリビュートや既存機能の改善（to_string関数や‘IMAGEアトリビュートで表現可能なすべての複合タイプに適用可能など）にアクセスできるようになりました。

UVVM 2019.09.02リリース（VHDLテストベンチを作成するためのオープンソースアーキテクチャ、ライブラリ、およびメソドロジ）の更新には、AXI-Stream BFMでtvalidを1回以上のランダムタイムでアサート解除する新しい構成やAXI-Stream BFMでtreadyを複数回のランダムタイムでアサート解除する新しい機能が含まれます。

ソフトウェアプロダクトマネージャーのSunil Sahooは次のように述べています：
アルデックは、2018年11月にVHDL standard 1076-2018の早期サポートを提供した最初のEDA企業の1つであり、Riviera-PROに拡張機能を追加しました。私たちはベリフィケーションメソドロジの開発に対応し、頻繁に開発することにも取り組んでいます。」

さらに、Riviera-PROのレジスタジェネレータは、FIFO、インダイレクトレジスタ、アレイレジスタをサポートするように強化されました。

Riviera-PRO 2019.10のダウンロードとご評価が可能となっています。