Henderson, NV – 2026年1月14日 – FPGAおよびASICデザイン向け混在HDL言語シミュレーション・検証ソリューションのパイオニアであるAldec, Inc.(以下「アルデック」は本日、混在言語プロジェクト向けの新たなデザインルールとガイダンスを提供するALINT-PRO™ 2025.12の提供開始を発表しました。本アップデートにより、エンジニアリングチームは単一プロジェクト内でVHDLとVerilog/SystemVerilogを組み合わせる際の正確性、保守性、およびIP相互運用性を向上させることに役立ちます。

IPの再利用、サードパーティの統合、長期にわたる製品の保守のために、混在言語開発が一般的になるにつれ、デザインチームは曖昧なマッピング、一貫性のないパラメータの受け渡し、構成の誤用によって引き起こされる課題に直面しています。ALINT-PRO 2025.12は、シミュレーション、論理合成および下流検証前の統合問題を防止することを目的とした集中的なベストプラクティスルールを適用することで、これらのリスクを低減します。

アルデックの最高マーケティン責任者 Louie De Lunaのコメント:
「ほとんどのFPGAおよびASICチームにとって、混在言語デザインは現実ですが、小さなインスタンス化やマッピングの不一致により時間のかかるデバッグサイクルを生み出す可能性があります。ALINT-PRO 2025.12では、VHDLとVerilogが同じプロジェクト内に共存する場合の曖昧さを減らし、予測可能性を向上する明確で強制可能なルールを設計者に提供します。」

ALINT-PRO 2025.12のプレミアムルールライブラリの新しい混在言語デザインルール


ALINT-PRO 2025.12の新しいルールは、言語境界を越えたモジュール/エンティティのインスタンス化に対して一貫した方法論を確立します。ルールは以下の通りです:

VHDLにおけるVerilogモジュールのインスタンス化
・VHDL内のVerilogモジュールインスタンスにはコンポーネントベースのインスタンス化手法を使用する
・VHDL構成構造体内でVerilogモジュールを構成しない
・RTL記述においてVerilogモジュールにコンポーネント仕様を使用しない
・Verilogユニット名とそのVHDLインスタンス名の大文字小文字の区別を維持する
・VHDLにおけるVerilogユニットインスタンス化には明示的なポート関連付けを使用する
・すべてのパラメータは変更がない場合でも、VHDLにおけるVerilogユニットのインスタンス化には渡す

VerilogにおけるVHDLユニットインスタンス化
・VerilogにおけるVHDLユニットインスタンス化には明示的なポート関連付けを使用する
・すべてのパラメータは変更されない場合でも、Verilog内のVHDLユニットインスタンス化に渡す
・Verilog内でVHDLインスタンス化パラメータを上書きするためにdefparamを使用しない
・Verilog内でインスタンス化されるVHDLユニットに対して、許容されるジェネリックマッピングを使用する
・Verilog内でインスタンス化されるVHDLユニットに対して、許容されるポートマッピングを使用する

これらのルールは言語間の解釈の差異を低減し、一貫したエラボレーション動作を確保し、設計意図を明示的にすることで、シミュレーション、リンティング、論理合成フローにおける混在言語統合の成功率を向上させることを目的としています。

提供状況
ALINT-PRO 2025.12はすぐに入手可能です。現在のユーザーはアルデックサポートチャネルおよび製品配信メカニズムを通じてアップデートをご利用いただけます。また、ALINT-PROの広範なスタティック検証機能および新たな混在言語機能のご評価をご希望の方は、ツールのフル機能の評価版をリクエストいただけます。