アルデックは、Riviera-PRO 2008.06をリリースしたことを発表しました。この新バージョンではVerilogシミュレーション速度向上、SystemVerilogサポート拡張、単一環境でのSystemCおよびHDL協調デバッグ、SVA,PSL アサーションの波形表示等の機能改善を行いました。Riviera-PROは、SystemC、SystemVerilog によるシステムレベル検証、アサーションベース検証、Open Verification Methodology (OVM)、Electronics System Level (ESL) およびSTARC準拠Lint機能をサポートしています。

Verilogシミュレーション速度向上
Riviera-PRO 2008.06は、以前のバージョンと比較してVerilogゲートレベルシミュレーションで最大2.3倍の速度向上が行われています。シミュレーション実行時のメモリ消費量も大幅に削減されています。Verilogを含んだ混在シミュレーションにおいてもこの速度向上の恩恵を得ることができます。

SystemVerilogサポート拡張
Riviera-PROは、IEEE 1800 SystemVerilog設計・検証言語をサポートしています。SystemVerilogのデザイン構文、テストベンチ構文、アサーション構文を利用できます。今回のバージョンアップでは、classの拡張が行われています。

SystemCおよびHDLのシームレスなデバッグ
Riviera-PROでは、SystemCおよびHDL協調デバッグを可能にする新しい統合環境を提供しています。設計するシステムのある部分がどの言語で記述されているかにかかわらず、ソースコードトレース、ブレークポイント設定、信号観測等は単一の環境で行うことができます。

アサーション波形表示
Riviera-PROでは、アサーション結果やカバレッジ結果を波形ウィンドウに表示することができます。アサーション結果を確認するためのアサーションビューワ、カバレッジ結果の詳細を確認するためのカバレッジビューワも提供しています。

VHDL 200xサポート
Riviera-PROは、VHDL 4.2、IEEE P1076 2008の最新リビジョンをサポートしています。さらにVHDL 200xおよびIEEE P1076-2008規格が承認され次第サポートする予定です。