イベント | アルデック・ジャパン(株)

【終了】無償ウェビナー：リントツールによるデザイン信頼性の向上

開催期間：2025年04月23日 15:00 〜 2025年04月23日 16:00

URL：https://www.aldec.com/jp/company/events/1340

会場：オンライン開催

～隠れたRTLの問題を早期に発見～
早期にRTLコーディングの問題を検出することが出来ないと、コストのかかる設計の繰り返しや、開発サイクルの後半での予期しない障害につながる可能性があります。リント（DRC）ツールはRTLコードのバグ、非効率性、構造上の問題を検出する強力な静的解析手法です。リントツールは、構文、命名規則、合成可能性、パフォーマンスの最適化など、業界で実証された何百もの設計ルールに照らしてHDLコードを解析し、さらにクロックドメインクロッシング (CDC) の問題、リセットツリーの問題、RTLと合成の不一致の検出にも役立ちます。
本ウェビナでは、リントツールの主な利点を実際の例を使用し説明し、リントにるコード品質の向上、デザイン再利用性の強化、後工程での予期せぬ事態を防ぐ方法などを紹介します。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/73e4d36c-436e-41f2-81bb-76fb082842cc@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：cocotbによるVHDL/SystemVerilog RTL検証環境

開催期間：2025年04月17日 15:00 〜 2025年04月17日 16:00

URL：https://www.aldec.com/jp/company/events/1339

会場：オンライン開催

cocotbは、Pythonを使用してVHDLおよびSystemVerilog /Verilogのデザインを検証するためのコ・ルーチンベースのコ・シミュレーションテストベンチ環境です。これはオープンソース環境であり、Githubでホストされています。UVMと同じ再利用と機能検証の概念を使用しますが、Pythonで実装されています。
本ウェビナーでは、cocotbを紹介概説します。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/65852261-0ec3-4ea2-8a06-b976e50cbd0a@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無料ウェビナー：今からでも遅くないアサーション検証

開催期間：2025年03月26日 15:00 〜 2025年03月26日 16:30

URL：https://www.aldec.com/jp/company/events/1338

会場：オンライン開催

通常、シミュレーションでは波形を目視で確認しますが、数十から数百サイクルを確認することは非常に手間が掛かる作業になります。アサーションを使用してデザインの振る舞いをモニタおよびチェックすることで設計者の負担を低減することが出来ます。
本ウェビナでは、アサーション言語やライブラリ、および記述方法などについてご紹介いたします。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/00733eda-3bac-48f4-b8d3-5381fe449a8a@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：これからトランザクションレベルモデリングはきっと必要

開催期間：2025年03月19日 15:00 〜 2025年03月19日 16:00

URL：https://www.aldec.com/jp/company/events/1337

会場：オンライン開催

昨今の大規模ASIC/SoCやFPGAでは、従来のRTLモデリング技術だけでは設計や検証が難しくなっていることは以前から明らかになっています。そのためトランザクションレベルモデリング（TLM）の概念が広く採用され、UVMなどの検証手法で必須となっています。
本ウェビナーでは、用語説明および簡単なサンプルデザインを使用した実装例を用いてTLMをご紹介します。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/21185d3c-4916-4d49-8ad4-73199cc44f8e@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無料ウェビナー：今からでも遅くないアサーション検証

開催期間：2024年10月30日 15:00 〜 2024年10月30日 16:30

URL：https://www.aldec.com/jp/company/events/1322

会場：オンライン開催

通常、シミュレーションでは波形を目視で確認しますが、数十から数百サイクルを確認することは非常に手間が掛かる作業になります。アサーションを使用してデザインの振る舞いをモニタおよびチェックすることで設計者の負担を低減することが出来ます。
本ウェビナでは、アサーション言語やライブラリ、および記述方法などについてご紹介いたします。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/b00f579f-1493-41be-8c8c-ac16f2de6eef@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無料ウェビナー：FPGAデザインのクロックドメインクロッシング問題をALINT-PROを使用して検証しよう

開催期間：2024年10月23日 15:00 〜 2024年10月23日 16:00

URL：https://www.aldec.com/jp/company/events/1321

会場：オンライン開催

クロックドメインクロッシング（CDC）問題は、FPGA設計の機能的不安定性が発生します。デザインがシミュレーションで完璧に動作していても、実機検証時に失敗することがあります。
この様な状況で、FPGAベンダ（Xilinxなど）は、開発フローにCDCチェックを導入しました。しかしながら、ベンダツールのチェックは不十分で、サードパーティ製CDC検証ツールで強化する必要があります。ALINT-PROは、FPGAプロジェクトのコードリンティングと強化されたCDC検証のためのスムーズで実用的なソリューションを提供します。
本ウェビナでは、FPGAデザインにおけるALINT-PROを使用したCDC検証について紹介します。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/eb16f691-ddab-4c19-8d80-14508823a665@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：セーフティクリティカルFPGAデザインの要件ベース検証にSVAを使用しよう！

開催期間：2024年08月28日 15:00 〜 2024年08月28日 16:00

URL：https://www.aldec.com/jp/company/events/1309

会場：オンライン開催

要件ベース検証は、セーフティクリティカルなシステムで使用されるFPGAデザインの一般的な検証プロセスです。要件ベース検証の有効性は、要件の品質と精度に左右されます。アサーションベース検証を用いた制約付きランダム検証などの検証手法は、デザインおよび検証プロセスの早い段階で曖昧な要件や不完全な要件を特定するのに役立ちます。さらにアサーションによってデザインの観測性を高めることができるため、デバッグ時間を大幅に短縮することができます。これにより、新たなバグの探索に費やせる時間が増加し、検証品質の向上につながります。本ウェビナでは、SystemVerilogアサーションを使用して要件の最適化および検証する方法を紹介します。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/8d7ab1c1-b273-48a0-8e40-ff5a4382b87c@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：SystemVerilog の検証では何が出来る？

開催期間：2024年08月21日 15:00 〜 2024年08月21日 16:30

URL：https://www.aldec.com/jp/company/events/1308

会場：オンライン開催

UVMなどのSystemVerilogを使用した検証メソドロジにより、RTL段階での検証効率が向上すると聞いたことはあっても、SystemVerilogで何が出来るのか、どのように使用するのか把握していない設計者も多いのではないでしょうか。
本セミナーでは、SystemVerilogの検証に関する基本的な機能と有用性についてサンプルデザインを用いて紹介いたします。

申し込みに関しては、以下サイトをご確認ください：
ttps://events.teams.microsoft.com/event/14707217-7ada-45f7-b941-85f124362fdb@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：業界で最も包括的なHDLコーディングガイドラインでDO-254準拠を実現

開催期間：2024年07月31日 15:00 〜 2024年07月31日 16:00

URL：https://www.aldec.com/jp/company/events/1307

会場：オンライン開催

SystemVerilogを使用したコンストレントランダム、ファンクショナルカバレッジは多くの設計者によって使用されていますが、これらが使用可能なシミュレータは高価な製品となっています。Pythonを検証言語として使用するcocotbは、これらを容易に使用する事が可能で、今まで試すことが出来なかった設計者に新しい検証手法へチャレンジする機会を提供します。本ウェビナーでは、cocotbでコンストレントランダム、ファンクショナルカバレッジを使用するための2つのアプローチをご紹介いたします。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/80faf5f3-be98-47a3-8873-88871b6ba633@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無常ウェビナー：Pythonとcocotbによるコンストレイントランダムとファンクショナルカバレッジ

開催期間：2024年07月17日 15:00 〜 2024年07月17日 16:00

URL：https://www.aldec.com/jp/company/events/1306

会場：オンライン開催

SystemVerilogを使用したコンストレントランダム、ファンクショナルカバレッジは多くの設計者によって使用されていますが、これらが使用可能なシミュレータは高価な製品となっています。Pythonを検証言語として使用するcocotbは、これらを容易に使用する事が可能で、今まで試すことが出来なかった設計者に新しい検証手法へチャレンジする機会を提供します。本ウェビナーでは、cocotbでコンストレントランダム、ファンクショナルカバレッジを使用するための2つのアプローチをご紹介いたします。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/037af1d4-9f11-4ac7-99c7-f8bea490dd06@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：今からでも遅くないアサーション検証

開催期間：2024年06月26日 15:00 〜 2024年06月26日 16:30

URL：https://www.aldec.com/jp/company/events/1305

会場：オンライン開催

通常、シミュレーションでは波形を目視で確認しますが、数十から数百サイクルを確認することは非常に手間が掛かる作業になります。アサーションを使用してデザインの振る舞いをモニタおよびチェックすることで設計者の負担を低減することが出来ます。本セミナーでは、アサーション言語やライブラリ、および記述方法などについてご紹介いたします

【終了】無償ウェビナー：ハードウェア設計者のためのOOP

開催期間：2024年06月19日 15:00 〜 2024年06月19日 16:00

URL：https://www.aldec.com/jp/company/events/1304

会場：オンライン開催

SystemVerilog のオブジェクトを理解しよう

多くのハードウェア設計者は、さまざまなアプリケーションの開発にRTL 設計手法を使用しています。
しかし、大規模デザインの検証ではファンクショナルカバレッジ、コンストレントランダムおよびUVMなどのより高い抽象度レベルが求められます。これらを行うにはオブジェクト指向プログラム（OOP)が必須になりますが、ハードウェア設計者はこれに触れる機会や時間があまりありません。
本セミナーでは、SystemVerilog のクラス、オブジェクト指向プログラミングを簡単なサンプルを使用してご紹介いたします

【終了】無償ウェビナー：UVMに挑戦してみよう！

開催期間：2024年03月27日 15:00 〜 2024年03月27日 16:30

URL：https://www.aldec.com/jp/company/events

会場：オンライン開催

通常、ハードウェア設計者は仕事が非常に忙しく、新しいメソドロジを試してみる時間がほとんどありません。残念なことに、UVM (Universal Verification Methodology) の公式ドキュメントは検証エンジニアによって検証エンジニア向けに記載されており、高レベルの機能に特化され、UVMテストベンチをデザインに接続するなどの下位レベルの詳細は無視されています。本ウェビナーでは、簡単なデザインを使用して仮想インタフェースから、SequencerやDriver等のUVM主要コンポーネントを説明します。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/5629a3a9-620d-444b-800b-e781caab82dc@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：ALINT-PROおよびRiviera-PROを使用したAXIインターコネクトの検証

開催期間：2024年03月13日 15:00 〜 2024年03月13日 16:00

URL：https://www.aldec.com/jp/company/events/1294

会場：オンライン開催

AXIは、FPGAおよびSoC FPGAデザインで最も一般的な内部バスプロトコルとなっています。ALINT-PROにより、FPGAデザイナはAXIバスインタフェースの抽出、レビュー、スタティック検証を行うことができます。さらにALINT-PROはダイナミック検証用のテストハーネスの自動生成をサポートしています。
AXIインターコネクトのダイナミック検証のために、アルデックはFPGAベンダに依存しないAXIバスファンクションモデル (BFM) とRiviera-PRO機能検証プラットフォームを提供しています。本ウェビナでは、ALINT-PROによるAXIバスインタフェースの抽出とスタティック検証、Riviera-PROによるダイナミック検証用のテストハーネスラッパ生成について紹介します。さらにダイナミックインターコネクト検証のためのアルデックAXI BFMソリューションの紹介をします。

参加登録はこちら：https://events.teams.microsoft.com/event/781106db-4f3b-4705-bb88-2e76d4ef6883@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：ALINT-PROによる有限ステートマシンの検証

開催期間：2024年01月24日 15:00 〜 2024年01月24日 16:00

URL：https://www.aldec.com/jp/company/events

会場：オンライン開催

FSM(有限ステートマシン)は、デザイン制御ロジックの重要な一部になります。
FSM関連のバグはデザインコア機能に直接影響し、実機でのFSM関連の問題に対する回避策はありません。そのため設計者はFSMコードの正しい設計と検証に特別な注意を払う必要があります。
スタティック解析によるFSM検証手法は、機能シミュレーションを補完し完璧なFSM機能を実現します。本ウェビナーでは、ALINT-PRO を使用したFSM検証手法について紹介します。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/1527188e-cb1d-4f75-835a-a374b96f8d20@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：フェーズベース手法を用いた効率的なCDC デバッグ

開催期間：2023年12月20日 15:00 〜 2023年12月20日 16:00

URL：https://www.aldec.com/jp/company/events/1287

会場：オンライン開催

クロックドメインクロッシング（CDC)検証では多数の疑似違反などが発生するため、それらを低減することは設計者にとって重要となります。多くのデザインにはIP やベンダ固有ブロック、外部インタフェースなど、クロック/リセット関係が明確になっていないデザインが多く含まれている可能性があります。そのため、設計者が意図するクロック/リセットの構造を正しく抽出する事が出来ず、CDC 解析結果に多大に影響を与えています。
本ウェビナーでは、フェーズベース手法を用いたCDC 解析による疑似違反の低減についてご紹介いたします。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/fe3f019e-e31c-4a81-b0d4-293f9e48229d@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：cocotbによるVHDL/SystemVerilog RTL検証環境

開催期間：2023年12月13日 15:00 〜 2023年12月13日 16:00

URL：https://www.aldec.com/jp/company/events/1286

会場：オンライン開催

cocotbは、Pythonを使用してVHDLおよびSystemVerilog /Verilogのデザインを検証するためのコ・ルーチンベースのコ・シミュレーションテストベンチ環境です。これはオープンソース環境であり、Githubでホストされています。UVMと同じ再利用と機能検証の概念を使用しますが、Pythonで実装されています。
本ウェビナーでは、cocotbを紹介概説します。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/2d3e7654-8958-48a7-85be-d342b385189d@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：SystemVerilog の検証では何が出来る？

開催期間：2023年11月29日 15:00 〜 2023年11月29日 16:30

URL：https://www.aldec.com/jp/company/events/1285

会場：オンライン開催

UVMなどのSystemVerilog 検証を使用した検証メソドロジをよく見ます。しかしながら従来の検証手法を使用しているユーザーからすると、そもそもSystemVerilog 検証で何が出来るのかと思われている方も多いと思います。本セミナーでは、SystemVerilog 検証に関する基本的な機能などをサンプルデザインを用いて紹介いたします。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/d6be7681-7b11-4916-a258-2eb5fa07c98d@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】JEVeC DAY 2023

開催期間：2023年11月27日 10:00 〜 2023年11月27日 18:00

URL：https://www.jevec.jp/jevecday2023/

会場：川崎市産業振興会館

アルデック・ジャパンはJEVec DAY 2023に出展します。

展示では、、RTLレベルのFPGAおよびASICデザイン向けの高度なデザインルールチェック（DRC）ソリューションであるALINT-PRO、および最先端デバイスを作成するエンジニアの検証ニーズに対応した高速論理シミュレータ（Riviera-PRO/Active-HDL）をご紹介しています。Riviera-PROを用いたデモでは、Pythonを使用したcocotb検証環境のシミュレーションデモをご覧いただけます。ぜひ、アルデックの展示ブースにお立ち寄りください。

また、15:20～「cocotbを使用したRTLデザインの高速検証環境」と題して講演を行います。

多くの設計者が最初に行うデザイン検証は、論理シミュレーションになります。その様な状況で、設計者はシミュレーションを行うために必要なテストベンチ作成に苦労しています。テストベンチはVHDLまたはVerilogを使用するのが一般的ですが、これらの言語は検証言語としては優秀とは言えません。そこでソフトウェア言語であるPythonを使用したテスト環境cocotbが注目されています。cocotbは、VHDLおよびSystemVerilog /Verilogのデザインを検証するためのコ・ルーチンベースのコ・シミュレーションテストベンチ環境になります。これはオープンソース環境であり、Githubでホストされています。本講演では、cocotbを使用したRTLデザインの高速検証環境についてご紹介させていただきます。

【終了】Design Solution Forum 2023

開催期間：2023年11月22日 09:20 〜 2023年11月22日 17:20

URL：https://dsforum.jp/2023/

会場：川崎市コンベンションホール

16:50～講演を行います。ふるってのご参加お待ちしております

【A9】リセットとリセットドメインクロッシングによる問題と検証ソリューション

従来のASIC/FPGAデザインでは、パワーオンリセットなどのシンプルなリセットを使用してデザインを初期状態に戻していました。しかし昨今のデザインでは低消費電力化、クリティカルセーフティデザインでのエラーリカバリーなどから複数リセットが搭載され制御されています。リセット戦略が複雑化するとリセットやリセットドメインクロッシングなどによる問題が発生します。本セミナーではこれらについて紹介いたします。

【終了】無償ウェビナー：継続的インテグレーションフローで生産性を向上

開催期間：2023年11月15日 15:00 〜 2023年11月15日 16:00

URL：https://www.aldec.com/jp/company/events/1284

会場：オンライン開催

設計チームはコードの変更を行い、共有リポジトリにプッシュします。この変更によって、バグの混入などでデグレが発生する可能性があります。また、変更が繰り返されると、問題個所の特定が難しくなります。継続的インテグレーション(CI) は、リポジトリへのプッシュが行われるたびに事前定義されたテストを自動的に実行することで問題の解決のお役に立ちます。本ウェビナでは、この手法とRiviera-PRO とを統合して、コードが変更されるたびにシミュレーションを実行する方法を説明します

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/7bf6dcf1-aa4a-448a-a9d6-54e98b7aa2ae@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：ALINT-PROによる有限ステートマシンの検証

開催期間：2023年10月25日 15:00 〜 2023年10月25日 16:00

URL：https://www.aldec.com/jp/company/events/1279

会場：オンライン開催

FSM（有限ステートマシン）は、デザイン制御ロジックの重要な一部になります。FSM関連のバグはデザインコア機能に直接影響し、実機でのFSM関連の問題に対する回避策はありません。そのため、設計者はFSMコードの正しい設計と検証に特別な注意を払う必要があります。
スタティック解析によるFSM検証手法は、機能シミュレーションを補完し完璧なFSM機能を実現します。本ウェビナでは、ALINT-PRO を使用したFSM検証手法について紹介いたします。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/0c90fe89-ca51-457c-879a-efeb52eeb7e4@81539b6f-c580-4912-b12f-f323cf32ce96

【終了】無償ウェビナー：今からでも遅くないアサーション検証

開催期間：2023年10月18日 15:00 〜 2023年10月18日 16:30

URL：https://www.aldec.com/jp/company/events/1278

会場：オンライン開催

通常、シミュレーションでは波形を目視で確認しますが、数十から数百サイクルを確認することは非常に手間が掛かる作業になります。アサーションを使用してデザインの振る舞いをモニタおよびチェックすることで設計者の負担を低減することが出来ます。本セミナーでは、アサーション言語やライブラリ、および記述方法などについてご紹介いたします。

申し込みに関しては、以下サイトをご確認ください：
https://events.teams.microsoft.com/event/8a638015-af18-4a99-bd0b-3a894c4dc8f3@81539b6f-c580-4912-b12f-f323cf32ce96