メンター・グラフィックス・コーポレーション（本社: 米国オレゴン州、以下メンター・グラフィックス）は、複雑なSoC（System-on-Chip）とFPGA設計の機能検証を一変させる緊密に統合された機能検証プラットフォーム、Questa® 10.1を発表しました。メンター・グラフィックスは、シミュレーションと検証の高性能化、UVM（Universal Verification Methodology）のサポート向上、カバレッジ・クロージャの迅速化、UPF（Unified Power Format）を最も広範にサポートしたローパワー検証を実現した今回のリリースを通じて、これまで以上に検証生産性の分野を技術的に牽引していきます。


シミュレーションおよび検証の性能: 機能検証のあらゆるプロセスでさらなる性能が求められています。Questa 10.1には、Questa Multi-Coreオプションと呼ばれるマルチコア・シミュレーションの新しいテクノロジが搭載されています。Questa Multi-Coreは大規模設計を対象としており、デバッグやカバレッジ・クロージャのためのデータベースは単一性を保持したままデザインをパーティションで区切って複数のCPUやコンピュータを並行させて実行するという、今日のコンピューティング・システムのメリットを活かした設計になっています。特にシミュレーションに長時間を要する大規模設計に適しており、使用しているコア数によってはシミュレーション実行時間を2倍から5倍短縮できます。さらに、Questa 10.1のコンパイルとシミュレーションの実行エンジンにより、Questaシミュレーション・プラットフォームと、性能のアクセラレーションを素早く実現するVeloce®エミュレーション・プラットフォームの両方で使用できる共通テストベンチを簡単に作成できます。

業界トップのUVMサポート: メンター・グラフィックスは、検証チームそれぞれのUVM開発目標を容易に達成できるようにすることで、引き続きUVMの採用を推進する主導的な役割を担っていきます。Questa 10.1は、UVMを考慮したデバッグが可能な初の検証プラットフォームであり、動的なクラスベースのテストベンチの処理に関する重要な情報を、RTL設計者が長年にわたり使い慣れてきたソースコードや波形の形式で表示します。Questa 10.1に追加されたUVM独自のビュー機能には、コンポーネントの階層構造、クラス定義ツリー、テストベンチ固有のUVM設定が表示されるので、検証環境の状態を把握しやすくなっています。メンター・グラフィックスのUVM Express、UVM Connect、UVM Questa Verification IPとQuesta 10.1を組み合わせて使用することにより、UVMユーザの力量を問わず、今日の設計ニーズに必要とされる生産性を実現するための比類ない環境を提供します。

カバレッジ・クロージャのための独自ソリューション: 検証プロセスの管理とカバレッジ・クロージャの達成は今日の検証における課題として上位に位置づけられていますが、メンター・グラフィックスにはこれら両方の課題に対処できる業界トップのソリューションがあります。

Questa Verification Managerは、検証プロセス、検証ツール、そして検証データの管理に役立つ機能を網羅したツールセットです。最新のUnified Coverage DataBase（UCDB）を中心としたこのツールは、格納すべき検証ファイル数を減らし、解析とクエリにかかる時間を短縮することに主眼を置いて設計されました。メンター・グラフィックスは、エレクトロニクス設計業界の標準化団体Accellera Systems InitiativeのUnified Coverage Interoperability Standard(UCIS)の標準化に対してUCDBを寄贈しました。Questa 10.1にはプロセス管理とツール管理の観点から、新しい検証実行マネージャ（Run Manager）の制御パネルが含まれているため、リグレッション環境を容易に制御、コンフィギュレーション、解析、自動化できます。Questaの検証実行マネージャによって、これまで何日もかかっていたリグレッション・テストをわずか数時間で完了できるようになりました。

Questa inFact™のインテリジェント・テストベンチ・オートメーション・ソリューションは、迅速なカバレッジ・クロージャのために、他の手法に比べてカバレッジ・クロージャまでの期間を10倍以上短縮できる高品質で非冗長なスティミュラスを生成します。現在のQuesta 10.1では、ユーザが使用していたSystemVerilogの制約とカバーグループが自動的にインポートされるので、時間と手間をほとんど掛けずにカバレッジ・クロージャを高速化できます。さらに、カバレッジ・モデルの作成と把握がしやすくなり、SystemVerilogのカバーグループを自動的に作成できるようになりました。

ローパワー検証: Questa 10.1では、業界に先駆けてUPF 2.0をサポートするとともに、RTLとゲートレベルの両方のローパワー検証で使用される静的／動的なパワーチェックにも対応しています。UPF 2.0では、IPブロックマクロおよびハードマクロを高度にサポートし、ブロックレベル、サブシステムレベル、システムレベルをまたいだローパワー検証メソドロジに必要とされる階層的な構成機能も可能にします。メンター・グラフィックスは、UPF 2.0の標準化の推進とサポートにおいて市場をリードしています。

Questa検証プラットフォーム: 今日のSoC/ASIC/FPGA設計の検証に求められる検証スループットと検証品質を実現できる単体のツールやメソドロジが存在しないことは明らかです。Questaは、可能な限り最高の検証スループットと測定可能な設計品質を設計チームが実現するために、複数の高度なメソドロジと複数の最先端検証ツールとを組み合わせるというユニークな構造を持つプラットフォームです。