メンター・グラフィックス・コーポレーション（本社: 米国オレゴン州、以下メンター・グラフィックス）は、同社のシリコンテストおよび歩留り解析製品ファミリの新製品となるTessent® IJTAGを発表しました。本製品の利用により、設計者は既存のデザインコアに組み込まれたテスト／デバッグIPを簡単に再利用できるようになります。IEEE P1687（IJTAG）規格をサポートするこのソリューションは、コアレベルのテストおよびデバッグ用パターンを自動的にリターゲッティングし、SoC（System-on-Chip）のトップレベル・ネットワークを生成します。P1687規格に準拠するあらゆる組込みテストIPに対応しており、チップそのもののピン数が限定されていたり、3D-ICに挙げられるチップへのアクセスが限定されているようなアプリケーションでは特に有効です。

「半導体装置の機能と性能の急拡大が続いていますが、これは、ムーアの法則に基づくトランジスタ数の増加だけでなく、急速に機能の多様化を続ける再利用可能IPブロックの利用が進んでいることにも起因しています。こうした傾向を反映して、ブロックレベルのテストIPを統合させる標準規格、および設計スケジュールとコスト管理をより効率的に実現する自動化ソリューションが、ますます求められるようになってきました。デザインに含まれる多くのテストIPと、それを利用してテスト／デバッグする際に、IEEE P1687準拠の統合フローを採用したいと考える顧客が増えているようです。」メンター・グラフィックス、Design-to-Silicon Division、Product Marketing Director、Steve Paterasは、上記のように述べています。

「複雑化する今日のデザインに組み込まれるIPの増加にデバッグ／テストチームが適切に対応する上で、IEEE P1687は重要な役割を果たすでしょう。自動化が可能になれば、IEEE P1687の普及を大きく推進することができます。メンター・グラフィックスのTessent製品ラインから、IJTAGソリューションが提供されることを非常に喜んでいます。」AMD、Senior Fellow兼IEEE P1687ワーキング・グループのエディタであるJeff Rearick氏は、上記のように語っています。

IEEE P1687規格により、バウンダリ・スキャン、BIST（Built-in Self-Test）、圧縮スキャン、コアブロックのデバッグ／モニタリング機能を含め、テストIPをプラグ＆プレイで統合する土壌が整いました。この標準規格は、テストIPとのインタフェースおよびインタフェース間の接続に関するハードウェアのルール、インタフェースとネットワークを記述する言語、さらに個々のテストIPを動作させるためのプロシージャを定義する言語を定めています。IJTAGにより、複数のサプライヤが独自に提供する互換性のないIPインタフェースを、プラグ＆プレイ統合が可能な標準化されたテストIPへと進化させることができます。

Tessent IJTAGソリューションがIJTAG規格の自動化サポートを提供することにより、再利用可能なIPブロックを、大規模なSoCに組み上げる時間と手間を大幅に節約できるようになります。以下に示すように、今回発表する新製品にはIEEE P1687準拠のテストIPをチップレベルデザインに効率よく統合するためのあらゆる機能が含まれています。

・IPブロックがP1687規格に適合しているかどうかを自動的に検証
・P1687準拠のIPブロックがP1687準拠のアクセスネットワーク内で接続されているかどうかを検証
・トップレベルでテストIPを接続／統合するためのP1687準拠のアクセスネットワークを自動的に構成
・P1687ネットワーク経由でテストIPを動作させるためのパターンをリターゲッティングすることで、チップレベルのテストパターンを生成

NXPセミコンダクターズN.V.（NXP）、DFT Product Manager and Architect、Tom Waayers氏は、以下のように述べています。「P1687などの標準規格は、設計の生産性最大化に役立っています。NXPは、詳細にわたる評価の結果、設計の複雑化が続くなかで迅速なトップレベル・テストインテグレーションとより高いスケーラビリティを可能してくれるのはTessent IJTAGであると判断しました。」